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Temario del curso
Fundamentos de Arquitectura RISC-V y Vista General del Ecosistema
Paísaje de ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro (Register File), Ordenación de bytes
- Comparación con ARM, x86 y POWER: Intercambios (trade-offs) para arquitecturas de computación heterogénea
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: ISA Privilegiada de RISC-V, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de registros de estado y control (CSR), manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para la portabilidad binaria multiplataforma
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Herramientas de Compilación (Toolchain)
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación sensibles al ancho de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Competencia con el Toolchain de Compilación
- Toolchain de compilación basado en LLVM: Clang, LLVM, Binutils para la compilación cruzada (cross-compilation) de RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles de rendimiento
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizados
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión de memoria no segura (unsafe) y desarrollo bare-metal
- Entornos No-Std: linkers personalizados, desarrollo de drivers de dispositivos y E/M mapeado a memoria (memory-mapped I/O)
- Desarrollo de la Capa de Soporte de Hardware (BSP) de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Gating de reloj, gestión de dominios de alimentación y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con simuladores de perfiles y contadores de hardware de rendimiento
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Firmware de Arranque y Ecosistema de Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo del stack moderno de arranque de firmware
- Puerto de Coreboot y U-Boot para computadoras de placa única (single-board computers) con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos (device tree overlays), topología de CPU y desarrollo de controladores de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, stack de red y soporte de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura e Integración de SoCs Multinúcleo
- Metodologías de diseño de Red en Chip (NoC) para procesadores multinúcleo RISC-V
- Protocolos de coherencia de caché y comunicación interprocesador Axi4/CHI
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL del proveedor
- Diseño de matrices de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación de FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulada fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño Personalizado de DSP e Instrucciones Específicas por Dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Perimetral en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neural (NPU): matrices esqueléticas, núcleos tensoriales y compresión de pesos para aceleración de IA on-chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación perimetral en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con la NPU de acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Gestión térmica y presupuestación de energía para sistemas de inferencia AI perimetral
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas (Page Table walker)
- Arquitecturas de Bóveda Segura / Entorno de Ejecución de Confianza (TEE) para RISC-V: integración de OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (extensiones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica por Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de envío de especificación a RISC-V International
- Diseño personalizado del registro (register file) con CBAR (Registros de Dirección Base Personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de peligros (hazards) y modificaciones de la tubería para extensiones personalizadas
Verificación y Validación (Signoff) de Modificaciones de Arquitectura Personalizada
- Diseño de testbench para extensiones personalizadas: generación de estímulos dirigida frente a aleatoria restringida por restricciones
- Frameworks de prueba de regresión y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V Críticas para la Seguridad y Automotrices
Cumplimiento de Seguridad Funcional y Normas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación Perimetral
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multinúcleo RISC-V
- Desarrollo de pasarelas IoT industrial con RISC-V: conectividad, análisis perimetral y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración del stack de drivers bare-metal
- BSP de Linux y personalización del toolchain para el núcleo RISC-V personalizado
- Implementación de carga de trabajo de IA: integración de NPU, cuantización de modelos y evaluación comparativa (benchmarking) de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante el equipo multidisciplinario
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
