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Temario del curso
Fundamentos de Arquitectura RISC-V y Visión General del Ecosistema
Panorama del ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierto y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro (Register File), Orden de bytes
- Comparación con ARM, x86 y POWER: compromisos para arquitecturas de computación heterogénea
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio abierto
- Interfaces estandarizadas: ISA Privilegiado RISC-V, Capa de Abstracción de Software Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de registros CSR, manejo de excepciones y jerarquías de memoria
- Juegos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain del Compilador
Programación de Instrucciones a Bajo Nivel
- Instrucciones enteras base (I), extensión Multiplicación/División (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas embebidos y de tiempo real
Competencia en Toolchain del Compilador
- Toolchain del compilador basada en LLVM: Clang, LLVM, Binutils para compilación cruzada en RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y ajuste de código basado en perfilamiento
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos de Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Ambientes No-Std: enlaces personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo de BSP (Board Support Package) para Zephyr RTOS y Buildroot en objetivos RISC-V
- Interfaz periférica: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Energía y Rendimiento
- Gating de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con simuladores de perfilado y contadores de rendimiento en hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de pila de arranque de firmware moderno
- Puerto de Coreboot y U-Boot para computadoras de placa única con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores para controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de redes y soporte de contenedorización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado en FPGA
Arquitectura e Integración de SoCs Multicore
- Metodologías de diseño de Red en Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché y protocolos de comunicación entre procesadores Axi4/CHI
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Aserciones SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica por Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Operaciones vectoriales de carga/almacenamiento, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculo matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas del Dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operando basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde con RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sincrónicas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación en el borde con RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con la NPU aceleradora de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de energía para sistemas de inferencia IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables tipo SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, extensiones K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios en hardware
Arquitectura Personalizada Avanzada y Diseño de Extensiones ISA
Arquitectura Específica del Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de envío de especificaciones a RISC-V International
- Diseño personalizado del registro (Register File) con CBAR (Registros de Base Direccional Personalizados) para despacho de operandos
- Secuenciación de instrucciones, detección de peligros y modificaciones de pipeline para extensiones personalizadas
Verificación y Validación Final de Modificaciones de Arquitectura Personalizada
- Diseño de bancadas de prueba para extensiones personalizadas: generación de estímulos dirigida frente a estímulo aleatorio acotado
- Marcos de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de los límites ABI establecidos
Aplicaciones RISC-V Críticas para la Seguridad y Automotrices
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en bucle cerrado (lockstep) y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales de Tiempo Real y Computación en el Borde
- Cumplimiento SIL IEC 61508 y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistemas RISC-V de Extremo a Extremo
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancadas de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Implementación de cargas de trabajo de IA: integración de NPU, cuantización de modelos y evaluación de rendimiento (benchmarking)
- Validación de seguridad: cumplimiento PMP, arranque seguro y evaluación de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante el equipo multidisciplinario
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
